전공정 이후 칩을 개별적으로 전기적 특성 검사하여 양품과 불량을 선별하는 EDS(Electrical Die Sort) 공정의 목적, 장비, 흐름을 실무 중심으로 정리했습니다.
EDS(Electrical Die Sort)는 전공정(Fab)에서 제조된 웨이퍼 위 칩 개별의 전기적 특성을 검사하여 양품과 불량품을 구분하는 공정입니다. 패키징(ASSY) 전에 칩 상태를 확인해 비용 상승을 방지하기 위한 필수 단계이며, Probe Test 또는 Wafer Sort라고도 불립니다.
EDS는 패키징 이전 단계이기 때문에 해당 결과가 이후 WLP·FO-WLP 등 어떤 패키지 방식으로 넘어갈지 결정하는 데 직접적인 기준이 됩니다. WLP 공정 흐름을 이해해두면 EDS 데이터가 어디에 활용되는지 자연스럽게 연결됩니다.
[WLP 구조 확인하기]
EDS는 반도체 제조 흐름에서 Fab 이후, ASSY 이전에 위치하며, 칩 품질과 패키지 수율 모두에 영향을 미칩니다.
1. EDS 공정의 목적
1.1 불량 칩 선별
전공정 중 발생한 Defect(결함)를 칩 단위로 검출하여 불량 칩이 패키징 공정으로 넘어가는 것을 방지합니다.
대표적인 불량 유형:
- Gate Oxide Defect
- Via 오픈/쇼트
- Metal 라인 저항 이상
- 누설 전류 과다
1.2 패키징 비용 절감
패키징은 EDS보다 훨씬 높은 공정 비용을 사용합니다.
다이 레벨에서 미리 불량을 걸러내면 패키징 비용 낭비를 크게 줄일 수 있습니다.
1.3 제품 Bin 분류
제품 스펙별로 성능 구간을 나누는 Bin Sort 기능도 포함됩니다.
예:
- A Bin: 최고 성능
- B Bin: 다소 낮은 성능
- C Bin: 저전력 기준 충족
이 Bin 정보는 고객 출하와 패키징 옵션을 결정하는 데 활용됩니다.
2. EDS 장비 구성
2.1 Probe Station
Probe Card를 웨이퍼 상 패드에 정확하게 접촉시키는 장비입니다.
주요 기능:
- 자동 Alignment
- 온도 제어
- Z-Level Control(압력 조절)
2.2 Probe Card
칩 패드와 Tester를 연결하는 핵심 부품으로 수천 개의 미세 Probe Pin으로 구성됩니다.
유형:
- Cantilever 타입
- Vertical 타입
- MEMS 타입
제품에 따라 신호 속도, 전력, 패드 Pitch 등이 달라집니다.
2.3 Tester System
칩의 전기 신호를 입력하고 결과를 수집하는 장비입니다.
측정 항목은 제품 특성에 따라 구성됩니다.
3. EDS 공정 흐름
3.1 웨이퍼 로딩
Fab에서 전달된 웨이퍼를 Prober로 로딩하고, Pre-Align으로 초기 위치를 잡습니다.
3.2 Vision Alignment
웨이퍼의 Die Mark 또는 패드 정렬 마크를 이용해 Probe Card와 정확히 맞춥니다.
3.3 Probe Contact
Probe Pin이 패드 위에 접촉하도록 Z축 방향으로 미세 제어합니다.
Contact Force가 부족하거나 과도하면 누락 신호 또는 패드 Damage가 발생할 수 있습니다.
3.4 전기적 테스트 수행
Tester에서 전류·전압·Timing 관련 테스트가 진행됩니다.
대표 항목:
- IDDQ/IV 특성
- DC Parametric Test
- Functional Test
- Scan Test
- Memory BIST
3.5 Bin Classification
각 칩을 테스트 결과에 따라 Good/Fail 또는 성능 Bin으로 분류합니다.
3.6 Map Data 생성
패키징 공정에서 참조할 수 있도록 Good/Fail 결과를 Die Map 형태로 생성합니다.
이 Map은 ASSY 공정에서 칩 픽업 위치와 선택 기준으로 활용됩니다.
4. EDS에서 발생하기 쉬운 문제
4.1 Probe Mark Damage
Probe Contact Force가 과도하면 패드가 손상되어 패키징 이후 접합 불량으로 이어질 수 있습니다.
4.2 Contact Fail
Probe Pin 오염·마모로 인해 특정 패드 신호가 정상적으로 전달되지 않을 수 있습니다.
4.3 Temperature Drift
테스트 온도 불안정으로 측정 변동이 발생하는 경우입니다.
4.4 Overkill/Underkill
불량을 양품으로 또는 양품을 불량으로 잘못 분류하는 문제입니다.
이는 고객 품질에 큰 영향을 주기 때문에 Tester Calibration과 Data Review가 중요합니다.
5. EDS 결과의 활용
5.1 ASSY 공정(패키징) 투입 여부 결정
Good 칩만 패키징 공정으로 전달하여 비용을 최적화합니다.
5.2 WLP·FO-WLP 선택 기준
패드 구조, 칩 사이즈, I/O 밀도 등은 EDS에서 이미 측정되며
제품 특성에 따라 WLP 또는 FO-WLP로 공정 경로가 나뉩니다.
5.3 Yield 분석 및 Fab 공정 피드백
EDS 결과는 Fab 공정 개선에 가장 중요한 데이터입니다.
6. 마지막 한마디
EDS는 전공정 이후 반드시 수행되는 핵심 전기적 검사 단계로, 패키징 비용 절감과 생산 수율 확보의 출발점입니다. 정확한 Probe Contact, 정밀한 Tester 제어, 안정적인 환경 관리 모두가 수율에 직접적으로 영향을 주며, EDS에서 생성된 Die Map은 다음 공정인 ASSY(WLP·FO-WLP 포함)의 공정 경로를 결정하는 중요한 기준이 됩니다.